［米国］
IBM、新世代のスタック・チップ設計を発表

配線長を1,000分の1に短縮し、消費電力を40％低減

（2007年04月13日）

　米国IBMは4月12日、メモリやパワー・コンポーネントの上にプロセッサを積み重ね、チップに穴を開けて相互に接続するという新たな設計手法を採用した小型で効率の高いチップの開発計画を発表した。

　スタック（積層）プロセッサ・チップは、すでに複数のチップ・メーカーから出荷されているが、プロセッサ間の接続には、チップの縁に沿って長い配線が使用されているのが一般的で、回路基板上に1対のチップを隣り合わせに配置しているメーカーもある。

IBMが開発した新設計のスタック・プロセッサ・チップ

　IBM半導体研究開発センターのバイスプレジデント、リサ・スー氏は、プロセッサに穴を開けることで、配線の長さを従来の1,000分の1に短縮し、消費電力を40％低減できると述べている。

　IBMの設計では、標準的なCMOS製造工程を使用して、化学プロセスによってチップに穴を開ける手法を用いており、新型チップの試作品を顧客に提供できるようになるのは、2007年下半期以降になる見通しだ。新型チップを最初に採用するのは、無線LANや携帯通信製品のメーカーになると見られている。

　またIBMは、このTSV（Through Silicon Vias）手法をマイクロプロセッサにも応用し、Powerシリーズのサーバ・チップやBlue Geneスーパーコンピュータ・チップをメモリ・ストレージ上に積み重ねて、プロセッサへのデータ転送を現在よりもはるかに高速化した製品も開発する計画だ。チップに開けた穴を使ってデータを送るようにすれば、メモリとプロセッサをつなぐチャネルを現在の100倍に増やすことができる。

　スー氏は、「現在、コアを2つまたは4つ搭載したチップが数多く登場しており、8コアあるいは16コア、32コアの製品を待ち望む声も出ている。しかし、実際のチップ設計は、メモリとプロセッシング・コアをどれだけ近づけることができるのかという課題に直面している」と語る。

　この数カ月、IBMは、「high-kメタルゲート」トランジスタやオンボード組み込みダイナミックRAM（DRAM）など、標準的な2次元チップの新たな設計を相次いで発表している。

　スー氏は、もう1つの次元を加えた新しい設計手法により、これらのアプローチを補完することができると説明する。同氏によると、将来的には、より斬新な設計を採用し、2つあるいはそれ以上のマイクロプロセッサを積み重ねた製品を開発することも可能になるという。

　VLSIリサーチのwww.WeSRCH.com担当ディレクター、デーブ・ラマーズ氏によると、スタック・チップ設計にはさまざまな利点があることから、多くの新興企業が、ニッチ用途にこの手法を応用し、センサ・アレイと画像処理ロジックを組み合わせて軍事用光学機器の性能を高めようとしているという。

　まだ市販バージョンを出荷しているベンダーはないが、今回のIBMの発表を機に、主要PCチップ・メーカーもこの手法を採用する可能性が出てきた。ラマーズ氏によると、インテルとAMDも、2010年にはこの技術を採用する可能性が高いという。

　「この手法は大きな進歩と言える。1960年代半ば以降、われわれはは、2次元の集積回路を使ってきた。しかし、この新しいアプローチを使えば、いくつかの深刻な問題を回避することができる。ロジックとメモリの間の帯域幅は増え、電力消費と発熱問題の解決にも役立つはずだ」（ラマーズ氏）

(ベン・エームズ／IDG News Service ボストン支局)