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【解説】
ナノテク研究の前線からCPU／HDD／メモリの明日を読む［CPU編］

スパコン並みの性能をPCにもたらすCPU――45nmプロセス技術、3Dトランジスタ、EUV技術……

（2008年02月18日）

ナノテクという言葉が使われるようになって久しいが、その進歩は今なお、とどまることを知らない。ここでは、コンピュータ・テクノロジーの最先端、ナノテクが生み出そうとしている近未来のCPU、ハードディスク、メモリの姿を3回にわたって紹介していく。1回目となるCPU編では、45nmプロセス技術や3Dトランジスタといった、CPUの高性能化を実現するための最新の技術動向に迫る。

後藤弘茂

「ムーアの法則」に従うコンピュータ産業の発展

　コンピュータ産業は、「ムーアの法則」に従って躍進を続けている。ムーアの法則は、半導体チップ上のトランジスタの集積度が18～24カ月で倍増するというものだ。インテルの共同設立者であるゴードン・ムーア氏が提唱し始めた半導体製造の経験則であり、ここ10年ほどは、約2年で2倍のペースで集積度が上がっている。

写真1：45nmプロセス技術を採用した「Penryn（開発コード名）」ウェハを掲げるインテルCEOのポール・オッテリーニ氏（2007年9月）

　2倍ごとの半導体技術の節目をプロセス（集積回路の線幅のこと）世代と呼び、現在はナノメートル（nm）単位を使っている。例えば、インテルのCPUの場合は2004年に90nmプロセス、2006年に65nmプロセス、2007年末には45nmプロセスに達しており（写真1）、ほぼ2年ペースで、プロセス世代を移行させている。

　ムーアの法則では、半導体チップの集積度は、指数関数的に伸びてゆく。

　例えば、メモリ・チップでは、2年ごとに32MB、64MB、128MBと容量が倍増する。CPUでは、プロセッサ・コアの数が1コア、2コア、4コアと、2年ごとに倍増する。そのため、コンピュータの性能とコンピュータに搭載できるメモリ量が指数関数的に増えていく。コンピュータ業界の指数関数的な発展は、ムーアの法則を源泉としているのだ。

　ムーアの法則で伸びるのはトランジスタの数だけではない。以前は、ムーアの法則に伴う「CMOSスケーリング」（注1）に沿って、半導体以外の要素も指数関数的に変化してきた。半導体チップの集積度が2倍に上がることは、チップ上のトランジスタの幅と長さがそれぞれ0.7倍に縮小することを意味する。トランジスタが小型化すれば、トランジスタのスイッチ速度が速くなり、チップが高速になる。また、トランジスタの小型化は、トランジスタを駆動する電圧の低減を可能にする。

　従来は、半導体のプロセスが1世代進んで、搭載できるトランジスタ数が2倍になると、動作周波数は1.4倍になり、電圧は0.7倍になった。チップの消費電力は「トランジスタの電気容量（電気のたまりやすさ）×電圧の2乗×動作周波数」に比例する。そのため、トランジスタ数が2倍になり、周波数が1.4倍になることで消費電力が上がっても、トランジスタが小型で低電圧になることで相殺されていた。

　つまり、チップの消費電力を増やすことなく、2倍の規模のチップを1.4倍の速度で動かすことが可能だったわけだ。

鈍化するムーアの法則と「モア・ムーア」の流れ

　ところが、2000年代に入り130nmプロセス以降、こうしたCMOSスケーリングがうまく働かなくなってきた。まず、トランジスタを駆動する電圧は、従来は1世代ごとに0.7倍にスケールダウンしていたのが、現在では0.9倍以下に下がってしまった。そのため、半導体チップの動作時の消費電力がぐんぐん上昇を始めたのだ。また、トランジスタ自体の高速化もペースが落ち、動作周波数を上げにくくなった。

　さらにリーク（漏れ）電流が増大し始めた。トランジスタがより微細化されたことで無駄な電流が流れるようになり、チップの動作時の消費電力がさらに上昇、待機時でさえ多くの電力を消費するようになった。

　現在、半導体技術は、こうした問題に直面しており、岐路にさしかかっている。しかし、半導体技術上の根本的な改革が次々と進みつつあり、特に45nmプロセス以降は、1世代ごとに技術的な飛躍が起きると言われている。

　そのため、半導体の最先端プロセスの開発は、非常にハードルが高いものになりつつある。1世代ごとに、これまでよりも開発費用と時間がかかると予想される。実際、半導体業界のロードマップ「ITRS」（注2）の最新版「ITRS 2006 Update」では、メモリもCPUも、今後は1世代の移行に3年かかると予想している。ムーアの法則が鈍化しつつあるのだ。

　その一方で、鈍化するムーアの法則を延命させようとする技術の流れがあり、「モア・ムーア（more moore）」と通称されている。その技術革新分野は多岐に渡り、トランジスタや配線への新しい材料の導入、トランジスタの構造や配線の生成方式の革新、回路パターンなどを焼き付ける露光技術の改革などが進められている。

　また、ムーアの法則が鈍化した場合でも、半導体製品の容量増大や性能アップを継続するために、半導体チップを複数重ね合わせる3D化の技術も、中間解として浮上している。

　さらにその先の展開として、半導体技術をマイクロセンサーやバイオチップ技術と融合させることで多様化させる「モアザン・ムーア（more than moore）」や、現在のCMOS以外の技術を模索する「ビヨンドCMOS（Beyond CMOS）」と呼ばれる技術の流れも広がっている。延命してもムーアの法則が2020年ごろには限界に当たると見られているからだ。

High-k材料の導入で45nmプロセスが飛躍する

　半導体チップの製造は大きく2つの工程に分けられる。シリコン上にトランジスタを形成する前工程と、その上に配線を形成する後工程だ。前工程では、トランジスタの小型化が進むにつれて漏れ電流が大きくなるという問題があるが、それを解決する新しい技術が投入されつつある。

図1：一般的なシリコン・トランジスタ

　トランジスタは、ソース電極とドレイン電極の間にシリコン基板が挟み込まれる構造となっている（図1）。ソースとドレインの間は、トランジスタがオフ状態では電流は流れない。しかし、ソースとドレインの間の上に配置されたゲートに電圧をかけると、ソースとドレインの間に電子の通り道である「チャネル」が形成され、電流が流れ始める。これがオン状態で、オンとオフのスイッチが高速であればあるほど、チップの動作を速くできる。

　電流は、トランジスタの動作に必要な分しか流れないのが理想だ。ところが、現在のトランジスタは、動作とは関係なく電流が漏れ出している。まるで、水道の蛇口がしっかり締まらなくなり、水が常にポタポタとこぼれ落ちているような状態だ。高速のCPUでは、消費電力の3分の1が漏れ電流になってしまっているのである。

図2：「High-k」ゲート絶縁膜を導入したトランジスタ

　トランジスタから電流が漏れ始めた原因は、トランジスタが原子レベルにまで小さくなったことにある。例えば、現在のトランジスタは、ゲートとチャネルの間を絶縁する「ゲート絶縁膜」が5～6原子分程度の厚みしかない。そのため、絶縁膜を介して電流が流れるようになってしまった。また、絶縁膜の原子1個分のばらつき（厚みの増減）で、より多くの電流が漏れるようになった。トランジスタを小さくする限界に近づきつつあるのだ。

　この問題を解決するため、45nmプロセスでは、インテルやIBMが「High-kゲート絶縁膜」を導入した（図2）。

　High-kとは誘電率が高い（電気がたまりやすい）材料という意味で、膜を厚くしても電流を流しやすい。つまり、漏れ電流を抑えながら、トランジスタを速く動かすことができる。これは、消費電力をある程度抑えながらチップを高速化できることを意味する。

トランジスタの構造は2Dから3Dへと向かう

　High-kはトランジスタの材料を変えることで、漏れ電流を抑える技術だが、現在のトランジスタが抱える問題を、もっと根本的に解決しようという動きもある。「3Dトランジスタ」と呼ばれる、これまでとはまったく構造の異なるトランジスタだ（図3）。

図3：3Dトランジスタの構造

　半導体の歴史が始まって以来、これまで、トランジスタは基板上に平面的に作られていた。今もトランジスタは、2D構造をしており「プレーナ型」と呼ばれる。プレーナ型は平面に積み上げて作るため、構造が単純で製造しやすい。

　だが、微細化の結果、薄くしなければならない絶縁膜などが限界に来て、漏れ電流という問題を抱え込んでしまった。

　今後、さらにトランジスタが小さくなると、ソースとドレインの両電極の距離が短くなり、ゲートがオフの状態でも漏れ電流が流れてしまう「短チャネル効果」が大きくなる。短チャネル効果を抑えようとすると、トランジスタを高速化しにくくなってしまう。High-kでゲートの漏れ電流を抑えても、すべての問題を解決することができない状況にある。

　そのため、16～22nm以降のプロセスからは、プレーナ型では対応できなくなると言われてきた。

　従来の2Dトランジスタに対して、3Dトランジスタは、名前のとおり立体構造となる。チャネルを基板上に立て、その回りをゲートで挟むか囲む構造を取る。プレーナ型が絵に描いたようなトランジスタなら、3D型は積み木のようなトランジスタだ。

　3Dトランジスタでは、ゲートが両側や上からチャネルを挟み込むため、ゲートの面積が大きくなる。そのため、チャネルの駆動電流を上げやすくなり、トランジスタがより高速になる。その一方で、短チャネル効果を抑えることも可能になり、消費電力も抑えられる。また、トランジスタを立てたことで、平面上の面積を小さくすることも容易なので、チップの集積度を上げやすい。

　つまり、3Dトランジスタは「より高速、より低電力、より高集積」という理想的なデバイスなのだ。

　ただし、問題もある。それは、ゲートを立体的に構築するため、生成が非常に難しいことだ。

　2000年ごろから各社が試作を行っているが、難度が高いため、まだ量産には至っていない。また、一口に3Dトランジスタと言ってもさまざまな方式があり、「FinFET」あるいは「ダブル／トライ・ゲート・トランジスタ」などと呼ばれるものが考えられている（図3）。

　そのほかにも、トランジスタのチャネルの下を完全に絶縁層でカバーしてしまう「完全空乏型SOI（silicon-on-insulater）基板」といったものが研究されているが、いずれにしても、トランジスタ構造を立体化するアプローチが注目を集めている。

注1：Complementary Metal Oxide Semiconductor
注2：International Technology Roadmap for Semiconductors

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