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【解説】
ナノテク研究の前線からCPU／HDD／メモリの明日を読む［CPU編］

スパコン並みの性能をPCにもたらすCPU――45nmプロセス技術、3Dトランジスタ、EUV技術……

（2008年02月18日）

究極の絶縁材料である真空を配線間に使う

　プロセスが微細化すると問題が発生するのはトランジスタだけではない。トランジスタを結ぶ配線層も問題となる。一般に、トランジスタが小さくなると、配線も細くなる。配線が細くなると、配線の抵抗が増して、信号が配線を伝達する速度が遅くなる。これは、道路が細くなって車が通りにくくなり、交通渋滞が起きるのと似ている。

　配線の遅延が大きくなると、チップの性能が上がらなくなってしまう。つまり、渋滞のために、一定の時間に車が走ることのできる距離が短くなる。すると、車での荷物の輸送、つまり信号の伝達が遅くなり、チップが性能を出せなくなってしまうのだ。

　今後、プロセスの微細化が進んで行くと、トランジスタは小型化できるが、配線が追いつかないために、微細化の効果が薄れてしまう可能性もある。

　この問題を解決するために、半導体プロセスでは、配線に抵抗の少ない銅（Cu）、配線の間の絶縁膜に「Low-k」（誘電率が低い材料）を採用している。なぜなら、配線の遅延は、配線の抵抗と配線間の容量（電気容量）の積に比例するからだ。そのため、銅配線だけでなく、誘電率の低い（電気がたまりにくい）Low-k膜をセットで導入しないと、遅延を減らすことができない。

　そこで、半導体ベンダーは、世代ごとにより誘電率の低い材料を導入してきた。しかし、比誘電率（真空の誘電率に対する比）が2以下で、かつ半導体に使える材料はなかなか見つからないのが現状であった。

　そこで画期的な発表を行ったのはIBMだ。IBMは配線の間に、真空の透き間を作り、絶縁する技術を発表した。

　真空は、最も誘電率が低い（比誘電率1）究極の絶縁体だ。IBMの技術では「AirGap」と呼ばれる「真空の透き間」を挟み込むことで、配線間容量が最低になる（図4）。IBMの発表では、その結果、配線の速度を35％アップするか、消費電力を15％抑えることができるという。

図4：配線間に用いる絶縁材料の革新

　これまでも、配線の間に真空を使うというアイデアは出てきていた。配線間の絶縁膜に穴を開ける「ポーラス」技術は日本の半導体「MIRAIプロジェクト」でも開発されている。

　しかし、透き間を大きく加工することは、製造上きわめて難しく、そのため実際には採用されてこなかった。これまでは、積み木をぎっしりと並べて重ね合わせていたのが、積み木の間に透き間を作ろうとすると、積み上げにくいというわけだ。

　IBMは、この問題を「自己組織化」によって解決した。自己組織化とは、自然界で雪の結晶が自発的にできるのと同様のプロセスであり、IBMの技術では、穴が自発的に形成される。穴の大きさはわずか20nmで、1枚のウェハ上に何兆個もの穴が開く。その穴の下の配線膜をエッチング（溶解）することで、真空の透き間を作り出す。

　AirGap技術は、究極の絶縁体であり、配線間の構造としては理想的だ。そのため、製造方法が確立されればスタンダードになって行く可能性もある。

EUV露光技術がいよいよ試作段階に

　モア・ムーアを推進するうえでの、もう1つの壁は、チップ上にパターンを刻む露光技術だ。トランジスタと配線が微細になれば、当然、回路を刻み込む露光の波長も短くならなければならない。露光技術が追いつかないと、太い筆で細い線を描くような状態になってしまい、正確な露光ができなくなってしまう。

　ところが、現在のArF（フッ化アルゴン）露光は波長が193nmで、実際にはプロセスの回路のハーフピッチ、つまり配線の一番細い部分の配線と配線間を足した幅より太くなってしまっている。65nmプロセスならハーフピッチが65nmなので、現在は限界に近い。そこで、45nmプロセスでは「液浸」と呼ばれる技術で、解像度を上げることで対応するのが一般的になりつつある。液浸は、水の屈折を利用して解像度を上げる技術だ。

　問題はその先の32〜22nm世代で、22nm以降は液浸でも対応がきわめて難しいと言われている。

　そこで、次世代のEUV（Extreme UltraViolet）露光が脚光を浴びている（図5）。EUVは、波長が13.5nmと短い極紫外線を使う露光技術だ。EUV露光を使うと、今後予想されている10nm台のプロセスまでの技術に対応できるという。これは、極細のペンで回路を描くイメージで、22nm以降のプロセスにとっては理想的な技術だ。

図5：露光技術の革新

　EUVは、最初は45nm前後の導入を目指してスタートしたが、開発が難しいため計画が大幅に遅れていた。しかし、最近になって試作機器の発表が相次いでおり、実用化のめどがついてきた。

ムーアの法則の継続で1,000コアCPUも視野に

　こうした技術革新が順調に進んで行けば、今後もムーアの法則は、鈍化しつつも継続されていく。しかし、実用化につまづく技術が出ると、ムーアの法則が足踏みしてしまう場合も考えられる。また、技術難度が上がったために、ムーアの法則の継続が可能であっても、最新プロセス技術はコスト的に見合わないものになる可能性もある。そうした場合、ムーアの法則に沿って発展してきたコンピュータ産業自体の勢いが鈍化してしまうかもしれない。

　そこで、こうした問題を解決する手段として、2006年から、半導体の「3D統合化（3D Integration）」というアイデアが急浮上してきた。3D統合化は、複数の半導体チップを積層化したり、1つのチップの上に複数のトランジスタを積層する技術の総称だ。IBMやインテルをはじめ、各社がこぞって論文を発表しているほか、今年2月に開催されたISSCC（注3）でも、3D統合化の特別フォーラムが開催されている。

　3D統合化では、先端プロセス技術を使わなくても、より大容量化が可能なので、プロセス開発コストが高騰する場合にはコスト面で有利となる。これまでもワン・パッケージに複数チップを搭載する技術はあったが、現在開発されている3D統合化は、従来技術よりも密な統合を実現し、低コスト化だけでなく、高いパフォーマンスも実現する。

　半導体ベンダーは、プロセス技術の拡張を続けつつ、中間解として3D統合化技術も導入してくると予想される。現在予想されているとおりにムーアの法則が2020年まで継続されると、12〜16nmプロセスが実現可能な範囲に入る。

　65nmから12nmへ微細化が進むと、原理的に32倍のトランジスタが搭載できるようになる。65nmでデュアルコアのCPUは、12nmでは64コアにできる計算だ。CPUコアを演算に特化した小型のコアとして設計すると、65nmで16〜32コア、12nmでは512〜1,024コアが搭載できる計算となる。

　実際には、チップすべてをCPUコアにできるわけではないが、理論上は1,000コアCPUが見えてくる。もし、動作周波数が4GHzにとどまるとしても、1,000コアの演算性能は約32TFLOPS（注4）に達する（注5）。これは、大学や研究所に導入されている、科学技術演算用のスーパーコンピュータ・クラスの性能だ。2020年には、現在のスパコンの性能が、デスクトップPCやノートPCにやってくることになる。

　その場合の問題は、膨大な演算リソースを活用できるだけの並列性のあるプログラムを作ることだ。OSやアプリケーションだけでなく、プログラミング言語のレベルからの改革が必要となる。ムーアの法則の継続による半導体の進化は、最終的にソフトウェアの飛躍も促すことになる。

※［HDD編］に続く

（月刊Computerworld 2008年1月号に掲載）

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